在DesignCon  2020大会上，ANSYS举办了一系列赞助演讲。我参加了其中的几个。这些活动都是由才华横溢、精力充沛的演讲者用他们的材料呈现的。DesignCon技术方案具有先进的宽容度。其中之一是佐治亚理工学院电子与计算机工程学院林成奎教授提出的——。这个演示涉及3D集成电路。

　　林教授的研究由美国国研究计划局、美国陆军和ANSYS资助。本讨论集中在用Arm  A7和A53处理器构建的3D集成电路的热分析、IR-drop和PPA分析。因为3D  IC可以代表很多东西，所以Lim教授把目光放在了光模叠加上。他利用这些技术审查了全球铸造厂、英特尔和TSMC等公司的几项设计。

　　首先，简要介绍这些测试用例的设计过程。林教授采用了一种实用的方法，将商用的2D集成电路设计工具应用于三维设计问题。逻辑/存储器设计分为两层，一层用于逻辑，另一层用于存储器。首先，存储器层被设计为引脚分布层。然后，一个双金属堆栈被创建。这允许存储层和逻辑层通过使用硅通孔tsv、面对面焊盘或层间通孔(MIV)的密集连接进行通信。接下来，逻辑层与来自存储器层的连接一起放置和路由，这些连接也在逻辑层中表示。

　　该方法的结果讨论了一个Arm  Cortex  A7的设计，包括L1、L2缓存和逻辑层。所有L2和部分L1缓存都放在内存层，其余的设计在逻辑层实现。因此，缓存和逻辑之间的互连缩短了很多。Cortex  A53的设计也采用了类似的流程。

　　由于采用了两层方法，这些实验的结果占用的空间更小，并且由于路径更短，性能得到了提高。相反，更高的运行速度导致更高的功率、更高的红外压降和更高的温度。

　　此外，他们还进行了节能实验。这个例子使用了LDPC纠错电路。因为更短的导线长度和更小的电容，这节省了39%的电能，这显示了3D设计的另一个优势。

　　回到Arm的设计，下面是2D和3D进行热比较的各种实验的热图。

　　然后，林教授讨论了这些分析的工具流程。其中，广泛用于执行多项任务的ANSYS  RedHawk包括功率、热、红外跌落分析。所有这些工作都基于对多个温度分布图中每个路由段和设备的精细分析。下图是该过程的概述。

　　在演讲的末尾，林教授还讨论了热传感对集成电路设计的影响。他提出了一种温度敏感的定时闭合流，可以根据实际温度梯度更新电路性能。这种方法可以在真实环境中产生更有利的设计。

　　扩展阅读——Ansys  RedHawk

　　芯片封装协同分析

　　在用于移动电话或服务器的电子系统中，诸如处理器和存储器的集成电路负责执行应用程序和数据处理功能，并且消耗最多的功率。这些IC与其I/O电路之间的数据输入/输出量大，产生的有害功率、热量和EMI信号也大。

　　集成电路消耗的功率与其电源电压直接相关。由于阈值电压没有一起缩放，电源和阈值电压之间的间隙减小，因此降低了噪声容限。

　　随着技术的发展和封装阻抗的增加，降低成本和能耗的需求使得芯片级和封装级的电源网络(PDN)设计变得复杂。这降低了对芯片有害的电压。

　　RedHawk-CPA使您能够无缝导入封装布局，并考虑去耦电容和电感，用于封装检测和片内静态红外和交流热点分析。

　　热感电磁

　　静电放电、电源/接地和信号电磁是亚16纳米级别最迫切的两个可靠性问题。电磁和静电放电分析的准确性和覆盖范围极其重要。随着导线中电流的增加，工作电压会降低，电磁范围也会减小。由于使用了FinFET，自加热增加了热问题。在汽车等许多应用领域，为了实现正确的热行为，了解、分析和优化每个集成电路的设计非常重要。

　　RedHawk为热感电源/地和信号线的EM验证提供全面支持，在限度减少误报的同时，准确分析EM冲突，这甚至可以使基于FinFET的设计受益。当与Ansys  PathFinder结合使用时，RedHawk可以执行SoC级ESD完整性分析，并为来自ESD事件(HBM、CDM)的所有电流路径(导线和过孔)提供连接和互连故障检查。在电源EM、信号EM和SoC  ESD签核方面，RedHawk已经获得芯片代工认证。

　　和容量。

　　目前，片上系统(SoC)的集成内容更大，采用了先进的技术。因此，必须考虑的设计参数数量正在迅速增加。这为执行分析带来了性能瓶颈：好的情况下，它会运行几天，坏的情况下，它根本不会运行。RedHawk采用先进的分布式机器处理(DMP)技术，可以为您提供模拟超过10亿个实例的设计所需的大容量和高性能。DMP的签准精度只能通过平面模拟获得。

　　DMP还利用专用机集群不断提升的处理能力和可用存储容量，模拟整个芯片的RLC网络矩阵，采用全分布式、交叉耦合的封装模型。通过执行全芯片平坦分析，红鹰可以保持动态电压降低、电磁和静电放电的签名精度。

　　硅验证的签核精度

　　在芯片级，新技术的使用通常由以下一个或多个因素驱动：更快的性能、更大的带宽、更高的性能功耗比和更小的芯片尺寸。技术越新，失败的概率越大，设计失误的代价也就越高。这就是为什么签准认证如此重要。

　　自2006年以来，Ansys工程师一直与每项工艺技术的铸造厂密切合作，以确保Ansys解决方案中考虑到工艺的所有新规则、参数和要求，并且结果与测试芯片的参考结果一致。

　　Ansys多物理场解决方案已通过所有主要铸造厂的所有先进FinFET工艺节点验证，包括TSMC新的5nm工艺技术。晶圆代工厂认证包括自加热和热感应电磁提取、电源完整性和可靠性、信号电迁移(信号电磁)和热可靠性分析以及统计电磁预算(SEB)分析。这些严格的认证对于确保硅晶体的通过非常重要。

　　电源噪声对时序的影响

　　设计中的动态压降可能会影响时钟抖动、关键路径和时序。如今的设计有多个时钟和电源域，因此在结束前评估时钟树的性能，并识别和分析抖动、信号串扰和时序问题非常重要。

　　RedHawk的快速全芯片时序影响分析可以帮助您评估时钟树性能。此外，它还允许您识别可能受抖动、信号串扰和时序问题影响的电路元件。RedHawk的SPICE签核模拟可以帮助您识别时钟树的问题、受影响的关键路径和电路时序，并采取措施消除这些问题。

　　先进集成电路封装的完整性和可靠性

　　对于包括片上系统(SoC)在内的集成电路(IC)设计人员来说，有一个持续的策略，即通过集成和小型化来提高性能和带宽，同时降低能耗和占用面积。对于任何封装技术，完整性、可靠性和成本是需要优化的三个主要因素。完整性因素与电源和信号噪声有关。它涉及热、电迁移、静电放电、电磁干扰和热致结构应力等问题。成本几乎涉及所有应用，尤其是消费品和物联网设备。在每个芯片的封装、电路板和系统的背景下，优化和保证芯片(晶圆级)的完整性和可靠性是非常复杂的，当涉及多个晶圆时，成本只会增加。

　　Ansys解决方案使您能够确保您的2.5D或3D-IC封装设计能够满足芯片、封装和系统级别的完整性和可靠性要求。Ansys解决方案符合所有先进的3D-IC封装技术，包括TSMC新的CoWoS、InFO_MS和SoIC封装技术。先进封装技术的Ansys多物理场解决方案可以进行多模联合仿真和联合分析，实现抽取、供电和信号集成分析、供电和信号电迁移分析、导热和导热压力分析。

　　什么是TSV套餐？

　　3D  IC技术蓬勃发展背后的驱动力来自消费市场用于连接硅片和晶圆的日益复杂的互连技术。这些晶片包含线宽越来越窄的芯片。

　　为了缩小半导体集成电路的规模，有必要在300毫米的晶片上产生更细的线。根据市场研究机构VLSI  Research的数据，虽然大部分量产的IC都是基于55nm或更小的设计节点，但这些设计规则将减少到38nm或更小，甚至到2013年减少到27nm。

　　直通硅通孔(TSV)技术是一种高密度封装技术，目前正以成熟的技术逐步取代引线键合技术，被认为是第四代封装技术。TSV技术通过填充铜、钨和多晶硅等导电物质，实现硅通孔的垂直电互连。通过硅通孔技术可以通过垂直互连减小互连长度、信号延迟、电容/电感，实现芯片间的低功耗和高速通信，增加宽带，实现器件集成的小型化。基于TSV技术的3D封装具有以下优势：

　　1)更好的电互连性能，

　　2)更宽的带宽，

　　3)更高的互连密度，

　　4)更低的功耗，

　　5)更小的尺寸，

　　6)质量更轻。

　　TSV工艺主要包括深硅刻蚀形成微孔、绝缘层/阻挡层/籽晶层沉积、深孔填充、化学机械抛光、减薄、焊盘制备和再分布线制备。主要过程包括几个部分：(1)通孔的形成；

　　(2)绝缘层、阻挡层和种子层的沉积；

　　(3)铜填充(电镀)、去除和再分布铅(RDL)电镀；

　　(4)晶片减薄；

　　(5)晶片/芯片对准、键合和切片。

　　TSV深孔充填技术是三维集成的关键技术，也是难点环节。TSV填充的效果直接关系到集成技术的可靠性和成品率，高可靠性和成品率对于三维TSV叠加集成的实际应用至关重要。另一方面，在衬底减薄过程中保持良好的完整性和避免裂纹扩展是TSV工艺的另一个难点。

　　TSV技术本质上不是封装技术解决方案，而只是一个重要的工具，它允许半导体管芯和晶片以高密度互连。因此，TSV在大规模集成电路封装领域迈出了重要的一步。但TSV并不是推动3D封装技术进步的必经途径。它们只是许多材料、工艺和包装发展的一部分。

　　未来的3D堆栈可能包含处理器、存储器、逻辑以及模拟和射频电路，所有这些都通过电视相互连接。流体由微机电系统微通道冷却。

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